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r数字设计助力创意电子迎接设计挑战Cadence Encounte
浏览: 发布日期:2019-02-02

  运用Cadence Encounter数字设计实现方案解决了在16FF+上出现的设计挑战,包括增加的双重成像和FinFET设计规则检验(DRC)、时序和功耗变化以及处理量的要求。Encounter系统还具备以下优势:

  ●正确的架构、完整的双重成像和涵盖平面规划、配置以及电子和物理签收的路径的FinFET流程

  ●采用大量并行处理的多线程GigaOpt和NanoRoute技术,有效处理增加的DRC规则和设计尺寸。

  创意电子总经理赖俊豪表示:“创意电子身为ASIC设计的先锋,我们必须能及时将非常复杂的设计提交给客户,Cadence的工具和团队在这方便给予了极大的支持。Cadence在台积电先进制程的丰富经验让我们选择与Cadence共同开发旗下设计。在完成这第一个16FF+产品流片之前,我们已经使用 Cadence的工具流片了几次16纳米的测试芯片,都获得非常好的芯片测试结果。藉由Cadence和创意电子团队的通力合作,我们才能在3个月实现1.8亿门的产品设计方案从设计到流片的目标。

  Cadence 数字和签收部门资深副总裁Anirudh Devgan表示:“Encounter数字设计实现系统能为100M+高性能、低功耗设计提供最高效的设计方案。Encounter方案已通过台积电 16纳米FF+制程的认证,这使

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